GOWIN SERDES活用
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GOWINのFPGAで高速シリアル通信を実際に動かす技術同人誌です。 汎用I/Oのオーバーサンプリングから始め、最後はSERDESでUSB 3.0デバイスを作ります。 4つの設計それぞれについて、設計の考え方に加えて、実機で見つかった問題とその原因、対策まで紹介します。
収録内容
EasyCDRで作る差動ペア1本の高速トレース・リンク：汎用I/Oで1Gbpsを受信する GW5AのIDES10で作るDVI受信コア：1080p60をビットパーフェクトに受信する 汎用I/Oで作るUSB 2.0 High-Speed PHY：外付け抵抗とオーバーサンプリングで480Mbpsを送受信する USB 3.0デバイス・コア：LTSSMからエンドポイントまでを実装する 使用ボード Tang Primer 25K / Tang Nano 9K / Sipeed SLogic16U3
対象読者
Verilog/SystemVerilogが読める方。USBやDVIの規格の知識は不要です。
ソースコード
GitHubで公開しています（https://github.com/ciniml/fpga_samples）。
仕様
B5判／56ページ／本文モノクロ（電子版はPDF、フルカラー57ページ）
GOWINのFPGAで高速シリアル通信を実際に動かす技術同人誌です。
汎用I/Oのオーバーサンプリングから始め、最後はSERDESでUSB 3.0デバイスを作ります。
4つの設計それぞれについて、設計の考え方に加えて、実機で見つかった問題とその原因、対策まで紹介します。